４０ｎｍ世代システムＬＳＩ向け低消費電力プラットフォーム技術の開発について
− 消費電力を６５ｎｍ世代の５０％以下に低減 −
当社は、ＮＥＣエレクトロニクス株式会社と共同で開発した４５ｎｍ世代プロセス技術の成果をもとに、４０ｎｍ世代の高性能システムＬＳＩ向けの低消費電力プラットフォーム技術を開発しました。本技術により、ＲＦデバイスを含めた４０ｎｍ世代のモバイル機器向けシステムＬＳＩの消費電力を６５ｎｍ世代と比較して５０％以下に低減するとともに、トランジスタの集積度と性能の向上を両立させ、４０ｎｍ世代のＳＲＡＭとしては世界最小サイズとなる０．１９５μｍ２を実現しました。
今回確立したのは、多重フラッシュランプアニールの導入と拡散工程における最適な不純物注入、およびハフニウム添加絶縁膜の採用を中心としたプラットフォーム技術です。まず、フラッシュランプアニール（注１）を２回行うことで効率的に不純物を活性化させ、ＰＭＯＳとＮＭＯＳそれぞれの性能向上を実現しました。次にインプランテーション（注２）の際に、ゲルマニウムに加え窒素を導入し不純物の拡散領域の拡大を抑制することでチャネル濃度の上昇を最小限にしました。また、トランジスタのゲート絶縁膜にハフニウム添加絶縁膜を適用し、しきい値電圧（注３）を上昇させることで、注入される不純物濃度の増大を抑制しました。さらに、ＤＦＭ技術（注４）を適用することで、レイアウト依存性（注５）によるトランジスタ性能のばらつきを抑制しました。
携帯機器市場では機器の小型化に伴い、低コストかつ低消費電力のシステムＬＳＩが求められています。これらの要求に応えるためには微細化が必須とされていますが、それに伴うリーク電流の増大によりトランジスタ性能向上が困難になってきています。リーク電流を抑制するためにチャネル部に注入する不純物濃度が個々のトランジスタ性能とばらつきに大きな影響を与えることや、主にリソグラフィに起因するレイアウト依存性もトランジスタ性能のばらつきを増大させるなど、集積度と性能の向上の両立が課題とされています。
当社は、本技術を用いた４０ｎｍ世代の製品のサンプル出荷を２００８年度第４四半期に行い、２００９年度第２四半期から量産を開始することで、低消費電力技術を求める市場のニーズに応えるとともに、今後もシステムＬＳＩの更なる高性能化に向けた技術開発を進めていきます。
なお、今回の成果は、１２月１５日からサンフランシスコで開催中の半導体国際学会「ＩＥＤＭ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ）」において１７日（現地時間）に発表しました。
（注１） フラッシュランプアニール：不純物を活性化させるため、ウェハを瞬間的に高温に熱する工程。
（注２） インプランテーション：チャネル部に不純物を注入・拡散する工程。
（注３） しきい値電圧：トランジスタがオン状態になる電圧。しきい値電圧が高くなるとトランジスタ動作速度が遅くなる。
（注４） ＤＦＭ（Ｄｅｓｉｇｎ Ｆｏｒ Ｍａｎｕｆａｃｔｕｒｅ） ：製造プロセスで生じる問題点を設計段階で把握し、これを考慮して設計する考え方。
（注５） レイアウト依存性：トランジスタのゲート間の距離などの位置関係が性能に影響を与える現象。